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| Acadêmico(a): André Leonardo Bieging |
| Título: Implementação M++ em FPGA |
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| Conclusão: |
| Conclui-se que é possível implementar a arquitetura da M++ em Verilog e conseguir um design com uma performance considerável. O trabalho atingiu os objetivos de carregar um programa da memória, processar as entradas e produzir saídas conforme o esperado. Também foi criada uma documentação detalhada da arquitetura, para que possa ser utilizada como material de aula. Foi verificado que é possível incrementar a arquitetura com as instruções extras da M+++, e que não há grande complexidade em adicionar novas instruções. As ferramentas da Altera, mesmo que sendo nas versões não pagas, atenderam muito bem ao desenvolvimento, fornecendo todas as funções necessárias. O desenvolvimento deste trabalho é importante pois mostra um approach simples à área de arquitetura de computadores e de engenharia da computação, e pode abrir portas para que seja lecionado sobre este assunto no curso. Por fim, será uma prova de que a arquitetura da M++, criada na FURB e desenvolvida para funcionar apenas dentro de um simulador, não só funciona em um chip real, como também tem uma performance na casa dos MHz. É importante notar que com o desenvolvimento em Verilog, a arquitetura pode ser facilmente melhorada e expandida. No momento, o desenvolvimento ainda tem algumas deficiências no código que poderiam ser melhoradas. |
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